Accueil
>
Verimag
>
Thèse en cours
>
Thèse en cours
Thèse en cours
Etienne Boespflug
(2018 - 2024)
Thomas Mari
(2019 - 2024)
Leo Gourdin
(2020 - 2024)
Hamzah Al-Qadasi
(2020 - 2024)
Aina Rasoldier
(2020 - 2024)
Soline Ducousso
(2020 - 2024)
Ihab Alshaer
(2020 - 2024)
Thomas Vigouroux
(2021 - 2024)
Bob Aubouin-Pairault
(2021 - 2024)
Lucas Bueri
(2021 - 2024)
Hadi Dayekh
(2021 - 2024)
Daniel De Carvalho
(2021 - 2024)
Alban Reynaud
(2022 - 2025)
Oussama Oulkaid
(2022 - 2025)
Ana Maria Gomez Ruiz
(2022 - 2025)
Abderrahmane Bouguern
(2023 - 2026)
Weicheng He
(2023 - 2026)
Alexandre Berard
(2023 - 2026)
Benjamin Bonneau
(2023 - 2026)
Baptiste De Go?r De Herve
(2023 - 2026)
Basile Gros
(2023 - 2026)
Actualités
Séminaires
Séminaires
12 décembre 2023
Leo Gourdin:
Validation formelle de transformations intra-procédurales par simulation symbolique (...) (Phd)
Nouvelles publications
Quelques Publications Récentes
Thomas VIGOUROUX, Cristian Ene, David Monniaux, Laurent Mounier, Marie-Laure Potet:
BAXMC: a CEGAR approach to Max\# SAT
Karine Altisen, Pierre Corbineau, Stéphane Devismes:
Complexité certifiée d'algorithmes autostabilisants en rondes
David Monniaux, Léo Gourdin, Sylvain Boulmé, Olivier Lebeltel:
Testing a Formally Verified Compiler
Bruno Ferres, Oussama Oulkaid, Ludovic Henrio, Mehdi Khosravian, Matthieu Moy, Gabriel Radanne, Pascal Raymond:
Electrical Rule Checking of Integrated Circuits using Satisfiability Modulo Theory
Offres d'emploi et stages
Offres d'emploi et stages
[Master] Implementation of critical applications on multi-core : execution mode analysis to reduce interferences
Bourses PERSYVAL de M2
[Master] Modélisation et caractérisation d’attaques par faute exploitant l’architecture mémoire
[Master] Compilation prouvée sécurisée vers processeur RISC-V
[Master] A Solver for Monadic Second Order Logic of Graphs of Bounded Tree-width
[Master] Analyzing fault parameters triggering timing anomalies
[Master] Exploration by model-checking of timing anomaly cancellation in a processor
[Master] Formal Methods for the Verification of Self-Adapting Distributed Systems
[Master] Modeling and Simulation of Modular Robots with DR-BIP
[Master] Modular Analysis for Formal Verification of Integrated Circuits at Transistor Level
[Master]Leakage in presence of an active and adaptive adversary
[PhD] Logical Foundations of Self-Adapting Distributed Systems
[PostDoc] Implementation of critical applications on multi-core : execution mode analysis to reduce interferences
Navigation
Rubriques
Verimag
Membres
Publications
Outils
Thèse en cours
Emplois et stages
Projets
Partenaires
Colloques et Conférences
Séminaires
Documents
Axes
Contact
Plan du site
Acces au Batiment
Contact
|
Plan du site
|
Site réalisé avec SPIP 3.2.19
+
AHUNTSIC
[CC License]
info visites
2138992
English
Français