Auditorium (Building IMAG)
16 novembre 2018 - 10h30
Parallel Code Generation of Synchronous Programs for a Many-core Architecture (Phd Defense)
par Amaury Graillat de VERIMAG/KALRAY
Résumé : La plupart des systèmes critiques sont dits temps-réel durs
puisqu'ils requièrent des garanties temporelle fortes. Ces
systèmes sont de plus en plus complexes et les processeurs
mono-cœurs traditionnels ne sont plus assez puissants. Les
multi-cœurs et les pluri-cœurs sont des alternatives plus
puissantes, cependant ils contiennent des ressources partagées.
Les accès concurrents à ces ressources provoquent des
interférences qui doivent être prises en compte puisqu'elles
rendent les délais d'accès non prédictibles. Pour les pluri-cœur,
le réseau sur puce (NoC) doit être configuré pour éviter les
interblocages et garantir des pires temps de traversée précis. Le
MPPA2 de Kalray est un pluri-cœur avec de bonnes propriétés
temporelles.
Les langages Synchrones flot de données tels que Lustre ou Scade
sont largement utilisés dans l'industrie aéronautique. Les
programmes sont des réseaux de nœuds de calcul communicants. Nous
présentons une méthode pour extraire le parallélisme des
programmes Synchrones. Nous générons du code pour déployer les
tâches parallèles sur la puce et pour implémenter les
communications en mémoire partagée ou à travers le NoC. Notre
solution permet la traçabilité du code. Elle est basée sur un
modèle d'exécution dirigé par le temps où chaque tâche a une date
de début. L'ordonnancement est statique et minimise les
interférences grâce à l'utilisation de bancs mémoire. Une borne
de pire temps d'exécution (WCET) est calculée. Elle inclut les
interférences mémoire et les pires temps de traversée NoC. Nous
générons la configuration du processeur qui permet une allocation
équitable des bandes passantes sur le NoC, la garantie de temps
de traversées bornés et la synchronisation des horloges. Enfin,
nous appliquons notre outils sur des exemples de programmes
aéronautiques et un exemple synthétique utilisant 64 cœurs.
