Accueil
>
Verimag
>
Verimag
Verimag
Présentation
La science taille XX’Elles
Best Paper Award at NETYS’2020
Actualités et faits marquants
Membres
Publications
Avec comité de lecture
Rapports Techniques
Outils
Thèse en cours
Emplois et stages
Projets
Partenaires
Colloques et Conférences
Séminaires
Archives
Séminaires Verimag
Documents
titre documents joints
Poster
11 février 2010
info document : PDF
793.5 kio
Perspectives
11 février 2010
info document : PDF
1.1 Mio
Rapport d’activités
11 février 2010
info document : PDF
1.8 Mio
Actualités
ACTUALITÉS
Junior professorship chair on verifiable / explainable artificial intelligence
Poste de professeur des universités (section 27)
Junior research professorship on cybersecurity at the software-hardware boundary
Séminaires
Séminaires
4 avril 2024
Sébastien Michelland:
Abstract interpreters: a monadic approach to modular verification
11 avril 2024
Andrei Paskevich:
Tba
Nouvelles publications
Quelques Publications Récentes
Karine Altisen, Pierre Corbineau, Stéphane Devismes:
Certification of an exact worst-case self-stabilization time
Karine Altisen, Pierre Corbineau, Stéphane Devismes:
Certified Round Complexity of Self-Stabilizing Algorithms
Karine Altisen, Pierre Corbineau, Stéphane Devismes:
Complexité certifiée d'algorithmes autostabilisants en rondes
Erwan Jahier, Karine Altisen, Stéphane Devismes:
Exploring Worst Cases of Self-stabilizing Algorithms using Simulations
Offres d'emploi et stages
Offres d'emploi et stages
[Master] Implementation of critical applications on multi-core : execution mode analysis to reduce interferences
Bourses PERSYVAL de M2
Junior professorship chair on verifiable / explainable artificial intelligence
Poste de professeur des universités (section 27)
[L3/M1] Theory and Practice of Vectorial Extension for Stream Processing
[Master] Modélisation et caractérisation d’attaques par faute exploitant l’architecture mémoire
[Master] Compilation prouvée sécurisée vers processeur RISC-V
[Master] A Solver for Monadic Second Order Logic of Graphs of Bounded Tree-width
[Master] Analyzing fault parameters triggering timing anomalies
[Master] Exploration by model-checking of timing anomaly cancellation in a processor
[Master] Formal Methods for the Verification of Self-Adapting Distributed Systems
[Master] Modular Analysis for Formal Verification of Integrated Circuits at Transistor Level
[Master]Leakage in presence of an active and adaptive adversary
[PostDoc] Implementation of critical applications on multi-core : execution mode analysis to reduce interferences
Navigation
Rubriques
Verimag
Membres
Publications
Outils
Thèse en cours
Emplois et stages
Projets
Partenaires
Colloques et Conférences
Séminaires
Documents
Axes
Contact
Plan du site
Acces au Batiment
Contact
|
Plan du site
|
Site réalisé avec SPIP 4.2.8
+
AHUNTSIC
[CC License]
info visites
3885820
English
Français