Verimag

Phd Proposal : Inférence de modèles de faute pour simulation d’attaques sur composants sécurisés

Cette thèse sera co-encadrée entre JLaurent Maingaut (CEA), Cécile Dumas (CEA) et Marie-Laure Potet (Vérimag)

Le laboratoire CESTI évalue la sécurité des cartes à puce. Son activité consiste entre autre à tester des cartes à puce afin d’étudier leur vulnérabilité et de tester leur résistance aux attaques notamment aux injections de fautes. Ces attaques constituent un moyen extrêmement puissant pour attaquer du code embarqué sur les composants sécurisés.

Le CESTI dispose d’outils d’analyse de code avancés, et notamment d’un simulateur dynamique d’exécutables binaires pour cartes à puce capable d’injecter des fautes virtuelles durant l’exécution. Ce simulateur se base sur un modèle des fautes caractéristique de la puce et de la modalité d’injection de fautes par l’attaquant.

L’objet de la thèse est d’obtenir des modèles de fautes réalistes pouvant déboucher rapidement sur de nouvelles attaques et évaluer précisément le niveau de sécurité d’un composant. Pour cela, il faudra imaginer puis développer des programmes dédiés de détection de faute. La thèse comprendra donc une partie de réflexion sur les types de fautes envisageables, le développement d’un jeu programmes embarqués de caractérisation des fautes et des modèles statistiques associés. Par la suite, des tests en simulation puis sur composants réels seront menés pour valider la pertinence de cette approche en simulation de fautes.

L’objectif de cette thèse est de proposer un ensemble de méthodes innovantes pour simuler les attaques en fautes. La compréhension fine de ces attaques grâce à une simulation réaliste apporterait une véritable rupture dans ce domaine en plein développement.

Ce sujet poursuit la thèse de Louis Dureuil, faite dans le même cadre (co-encadrement CEA-Vérimag)

Pour plus d’information ou pour candidater contacter les personnes suivantes :

Laurent.MAINGAULT cea.fr cecile.dumas cea.fr Marie-Laure.Potet univ-grenoble-alpes.fr


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